一.Vt 简介
Vt 指的是 MOS 管的阈值电压（threshold voltage）。具体定义（以下图 NMOS 为例）：当栅源电压（Vgs）由 0 逐渐增大，直到 MOS 管沟道形成反型层（图中的三角形）所需要的电压为阈值电压。
二.阈值电压和哪些因素有关系
首先看阈值电压的公式（以 NMOS 为例），具体推导过程不再介绍。
相关因素
1.金半接触电势差
：和栅极金属方块电阻以及衬底掺杂浓度有关。
2.氧化层中的电荷密度
3.半导体费米势
4.栅氧化层厚度
5.衬底掺杂浓度
6.源衬电压
三.不同 Vt cell 工艺是怎么实现的？
上面提到了这么多影响 Vt 的因素，那么实际中不同的 Vt cell 是通过控制哪个变量来实现的呢？衬底掺杂浓度。现在有的先进工艺有 7、8 种 Vt cell，看到比较老的工艺资料（如下图）介绍是通过控制衬底掺杂浓度来控制阈值电压，可能先进工艺会用到更多手段。简单的理解就是：沟通掺杂浓度越高（以 NMOS 为例），越容易形成反型层，所以阈值电压越小；或者可以反的理解为假如不做沟道掺杂，阈值电压应该是最大的。
掺杂工艺需要控制的三个变量：气体类型（带 B 或者 P）、注入剂量、注入能量。
四.功耗与性能（时序）的 tradeoff
foundary 提供这么多种 Vt cell，就是为了让用户根据不同设计的电路做出最好的功耗与性能的 tradeoff。首先要说的是：Vt 越大（比如 HVT），cell 功耗越小，延时越大；相应的 Vt 越小（比如 ULVT），cell 功耗越大，延时越小。所以对于一个 design 来说，性能要求比较高的模块，可能需要 ULVT cell 多一点，比如 CPU；对于性能要求低一些的 cell，不需要那么多 ULVT cell 就可以省功耗。当然 cell 的延时不仅和 Vt 类型有关，也和沟道宽长比有关（比如宽度 7T,9T,长度 C30,C35）。
1.时序与 Vt
还记得刚入行的时候，跑完 place，时序有些违例，然后就想知道是继续往下跑还是调整 floorplan。找 young master 过来看了一下，打开时序报告，看了下最大违例路径 launch 上的 cell 类型，很多是 LVT 或者 SVT，说可以往下跑，还可以换 ULVT 以满足时序。这就是使用 ULVT 来减小延时满足 setup 的案例。
2.功耗与 Vt
在综合、PnR、STA 阶段都可以采取一些措施减小功耗，看了下原理：在时序路径 setup 满足且有余量的情况下，把这些路径下的 cell 换成更高阈值的 cell，这样最少可以减小 leakage power；现在 innovus 也可以在 PnR 阶段读 saif 文件去优化 dynamic power。
在 IR/EM signoff 阶段，有一种违例类型就是：功耗太大的 cell（驱动太大和 Vt 太小），然后会让 block 负责人去报这条路径下的 setup 余量，假如有，可以换功耗小的 cell（小驱动和高 Vt），这也是一种 fix IR/EM 的方式。
3.LVT cell 做时钟树一定比 SVT 做时钟树功耗大吗？
这里只讨论时钟树的功耗，之前的实验结果显示：LVT cell 做时钟树并不一定比 SVT 做时钟树功耗大。首先从 leakage power 的角度讲，假如时钟树的 buffer/invert 级数一定，LVT cell leakage power 肯定比 SVT 大；但是 SVT 换成 LVT，时钟树的级数一定不变吗（怎么变？）？dynamic power（transition，load）也会变小吗？
END
文章来源：处芯积律
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